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什么是硬件乘法器

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硬件乘法器你聽(tīng)過(guò)嗎?哈哈，小編也是最近才聽(tīng)過(guò)這個(gè)詞的 。下面將由我們小編帶大家一起來(lái)學(xué)習(xí)學(xué)習(xí)下吧，希望對(duì)大家有所收獲!
什么是硬件乘法器
硬件乘法器，其基礎(chǔ)就是加法器結(jié)構(gòu)，它已經(jīng)是現(xiàn)代計(jì)算機(jī)中必不可少的一部分 。[1] 乘法器的模型就是基于“移位和相加”的算法 。在該算法中，乘法器中每一個(gè)比特位都會(huì)產(chǎn)生一個(gè)局部乘積 。第一個(gè)局部乘積由乘法器的LSB產(chǎn)生，第二個(gè)乘積由乘法器的第二位產(chǎn)生，以此類推 。如果相應(yīng)的乘數(shù)比特位是1，那么局部乘積就是被乘數(shù)的值，如果相應(yīng)的乘數(shù)比特位是0，那么局部乘積全為0 。每次局部乘積都向左移動(dòng)一位 。
乘法器可以用更普遍的方式來(lái)表示 。每個(gè)輸入，局部乘積數(shù)，以及結(jié)果都被賦予了一個(gè)邏輯名稱(如A1、A2、B1、B2)，而這些名稱在電路原理圖中就作為了信號(hào)名稱 。在原理圖的乘法例子中比較信號(hào)名稱，就可以找到乘法電路的行為特性 。
在乘法器電路中，乘數(shù)中的每一位都要和被乘數(shù)的每一位相與，并產(chǎn)生其相應(yīng)的乘積位 。這些局部乘積要饋入到全加器的陣列中(合適的時(shí)候也可以用半加器)，同時(shí)加法器向左移位并表示出乘法結(jié)果 。最后得到的乘積項(xiàng)在CLA電路中相加 。注意，某些全加器電路會(huì)將信號(hào)帶入到進(jìn)位輸入端(用于替代鄰近位的進(jìn)位) 。這就是一種全加器電路的應(yīng)用;全加器將其輸入端的任何三個(gè)比特相加 。
【什么是硬件乘法器】隨著乘數(shù)和被乘數(shù)位數(shù)的增加，乘法器電路中的加法器位樹(shù)也要相應(yīng)的增加 。通過(guò)研究CLA電路的特性，也可以在乘法器中開(kāi)發(fā)出更快的加法陣列 。
DSP中的專用硬件乘法器
在DSPs中具有硬件連線邏輯的高速“與或”運(yùn)算器(乘法器和累加器)，取兩個(gè)操作數(shù)到乘法器中進(jìn)行乘法運(yùn)算，并將乘積累加到累加器中，這些操作都可以在單個(gè)周期內(nèi)完成 。
在數(shù)字信號(hào)處理算法中，乘法和累加是基本的大量的運(yùn)算 。例如：在卷積運(yùn)算、數(shù)字濾波、FFT、相關(guān)計(jì)算和矩陣運(yùn)算等算法中，都有大量的類似于ΣA(k)B(n-k)的運(yùn)算 。DSPs中設(shè)置的硬件乘法器和MAC(乘法并累加)一類的指令，可以使這些運(yùn)算速度大大提高 。乘法速度越快，DSPs性能就越好 。在通用的微處理器中，乘法指令是由一系列加法來(lái)實(shí)現(xiàn)的，故需許多個(gè)指令周期來(lái)完成 。相比而言，DSPs芯片的特征就是有一個(gè)專用的硬件乘法器 。
硬件乘法器的實(shí)現(xiàn)原理
首先，分析一下兩個(gè)二進(jìn)制數(shù)相乘的過(guò)程：

什么是硬件乘法器


由此可見(jiàn)，硬件乘法器的實(shí)現(xiàn)本質(zhì)是“移位相加” 。對(duì)于二進(jìn)制，乘數(shù)和被乘數(shù)的每一位非0即1，相當(dāng)于乘數(shù)中的每一位分別和被乘數(shù)的每一個(gè)體位進(jìn)行與運(yùn)算，并產(chǎn)生其相應(yīng)的乘積位 。這些局部乘積左移一位與上次的和相加 。即從乘數(shù)的低到位開(kāi)始，若其為1，則被乘數(shù)左移一位并與上一次的和相加;若為0，左移后以全零相加，如此循環(huán)至乘數(shù)的高到位 。
硬件乘法器的電路結(jié)構(gòu)
從理論上講，兩個(gè)二進(jìn)制N位操作數(shù)相乘，乘積的總寬度為2N，因此需要一個(gè)寬度為2N的移位寄存器和加法器 。但在實(shí)際執(zhí)行過(guò)程中，一是每個(gè)部分積的寬度和移位相加的有效寬度都為N位，從資源的利用率角度考慮，僅需N位寬度的加法器即可;二是按照先移位再相加的原理，兩個(gè)N位操作數(shù)則需要2N個(gè)時(shí)鐘周期才能完成整個(gè)運(yùn)算，在此考慮將移位和相加兩個(gè)運(yùn)算步驟合并，從速度上就可在N個(gè)時(shí)鐘周期內(nèi)完成 。
根據(jù)上述分析，8位移位相加型硬件乘法器應(yīng)包括16位鎖存器、8位移位寄存器、8位乘法器、8位加法器等4個(gè)組成部分 。具體電路結(jié)構(gòu)如圖1所示 。

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