加法器是數(shù)字系統(tǒng)中的基本邏輯器件，減法器和硬件乘法器均可以用加法器來構(gòu)成 。因此 ， 它也常常是數(shù)字信號(hào)處理系統(tǒng)中的限速元件 。通過仔細(xì)優(yōu)化加法器可以得到一個(gè)速度快且面積小的電路，同時(shí)也大大提高了數(shù)字系統(tǒng)的整體性能 。
1、 加法器設(shè)計(jì)概述目前，多位加法器有兩種主要的構(gòu)成方式，即串行進(jìn)位方式和并行進(jìn)位方式 。并行進(jìn)位加法器有進(jìn)位產(chǎn)生邏輯 ， 運(yùn)算速度較快 。串行進(jìn)位加法器是將全加器級(jí)聯(lián)構(gòu)成多位加法器 。并行進(jìn)位加法器通常比串行級(jí)聯(lián)加法器占用更多的資源 。隨著位數(shù)的增加 ， 相同位數(shù)的并行加法器與串行加法器之間的差距也越來越大 。因此 ， 在工程實(shí)踐中 ， 選擇加法器往往需要在速度和容量之間進(jìn)行折中 ， 從而找到一個(gè)恰到好處的應(yīng)用方案 。
【加法器的設(shè)計(jì)原理】2、 4位并行加法器之間是并行關(guān)系，但是各級(jí)全加器之間仍然是級(jí)聯(lián)關(guān)系，這是因?yàn)镕PGA使用查找表的原理實(shí)現(xiàn)加法功能，因而可以直接實(shí)現(xiàn)并聯(lián)加法功能 ， 而不需要優(yōu)化內(nèi)部CMOS進(jìn)位鏈的結(jié)構(gòu) 。
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