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fpga如何實現(xiàn)USB2.0協(xié)議？

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利用FPGA來實現(xiàn)USB 2.0接口的方式一般有兩種：借助外圍的USB接口芯片 。FPGA不需要實現(xiàn)USB通信協(xié)議，開發(fā)的風(fēng)險小，而且性能穩(wěn)定，因此被大部分設(shè)計者所采用 。FPGA內(nèi)部實現(xiàn)USB協(xié)議控制器，外部通過USB的PHY芯片來實現(xiàn)接口 。需要購買USB的IP核，門檻較高 。如果自己開發(fā)基于FPGA的USB協(xié)議棧，風(fēng)險高，而且兼容性和穩(wěn)定性很難保證 。
目前市場上的USB 2.0接口芯片廠家和型號比較多，其中Cypress Semiconductor公司的EZ-USB FX2（CY7C68013）是世界上第一款集成USB 2.0的微處理器，它集成了USB 2.0收發(fā)器、SIE（串行接口引擎）、增強的8051微控制器和可編程的外圍接口 。FX2這種獨創(chuàng)性結(jié)構(gòu)可使數(shù)據(jù)傳輸率達(dá)到56MByte/s，即USB 2.0允許的最大帶寬 。
在FX2中，智能SIE可以硬件處理許多USB 1.1和USB 2.0協(xié)議，從而減少了開發(fā)時間、確保了USB的兼容性 。GPIF（General Programmable Interface）和主/從端點FIFO（8位或16位數(shù)據(jù)總線）為ATA、UTOPIA、EPP、PCMCIA和DSP等提供了簡單和無縫連接接口 。
CY7C68013結(jié)構(gòu)圖如下：FX2接口芯片的Slave FIFO傳輸模式當(dāng)FPGA與FX2芯片相連時，只需要利用FX2作為一個USB 2.0數(shù)據(jù)通道來實現(xiàn)與主機的高速通信 。FPGA能夠提供滿足Slave FIFO要求的傳輸時序，可以作為Slave FIFO主控制器 。Slave FIFO傳輸?shù)氖疽鈭D如圖所示 。
在這種方式下，F(xiàn)X2內(nèi)嵌的8051固件的功能只是配置Slave FIFO相關(guān)的寄存器以及控制FX2何時工作在Slave FIFO模式下 。一旦8051固件將相關(guān)的寄存器配置完畢，且使自身工作在Slave FIFO模式下后，F(xiàn)PGA就可按照Slave FIFO的傳輸時序，高速與主機進行通信，而在通信過程中不需要8051固件的參與 。
在Slave FIFO方式下，F(xiàn)PGA與FX2的連接信號圖如圖所示 。下面是信號線的說明 。IFCLK：FX2輸出的時鐘，可作為通信的同步時鐘 。FLAGA、FLAGB、FLAGC、FLAGD：FX2輸出的FIFO狀態(tài)信息，如滿、空等 。SLCS：FIFO的片選信號，外部邏輯控制，當(dāng)SLCS輸出高時，不可進行數(shù)據(jù)傳輸 。
SLOE：FIFO輸出使能，外部邏輯控制，當(dāng)SLOE無效時，數(shù)據(jù)線不輸出有效數(shù)據(jù) 。SLRD：FIFO讀信號，外部邏輯控制，同步讀時，F(xiàn)IFO指針在SLRD有效時的每個IFCLK的上升沿遞增，異步讀時，F(xiàn)IFO讀指針在SLRD的每個有效至無效的跳變沿時遞增 。SLWR：FIFO寫信號，外部邏輯控制，同步寫時，在SLWR有效時的每個IFCLK的上升沿時數(shù)據(jù)被寫入，F(xiàn)IFO指針遞增，異步寫時，在SLWR的每個有效至無效的跳變沿時數(shù)據(jù)被寫入，F(xiàn)IFO寫指針遞增 。
【聽力課堂在...,sloe】PKTEND：包結(jié)束信號，外部邏輯控制，在正常情況下，外部邏輯向FX2的FIFO中寫數(shù)，當(dāng)寫入FIFO端點的字節(jié)數(shù)等于FX2固件設(shè)定的包大小時，數(shù)據(jù)將自動被打成一包進行傳輸，但有時外部邏輯可能需要傳輸一個字節(jié)數(shù)小于FX2固件設(shè)定的包大小的包，這時，它只需在寫入一定數(shù)目的字節(jié)后，聲明此信號，此時FX2硬件不管外部邏輯寫入了多少字節(jié)，都自動將之打成一包進行傳輸 。

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