【3納米芯片，可能連蘋果都玩不起】
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65nm-5nm工藝開發費用，圖片來源：Semi engineering
需要說明的是，如今各大廠商所說的5nm、3nm等概念，更多是廠商根據自身的參數定義的制程概念，這些數字本身除了表達工藝迭代之外 ， 沒有什么真正的參考意義 。比如同為5nm工藝制程，臺積電5nm芯片每平方毫米的晶體管數量為1.71億個，三星5nm芯片每平方毫米的晶體管數量1.27億個，兩者規格參數完全不同 。
一般情況下，芯片代工廠商需要在工藝節點下開發多個的工藝版本以滿足客戶在不同場景下的需求 ， 就目前臺積電公布的信息來看，這家公司未來將至少開發包括N3B（基礎版本）、N3E（低功耗）、N3P（性能增強版本）、N3S（密度增強版本）、N3X（超強性能版本）在內的五個工藝版本，除了N3B與N3E ， 其他版本之間并沒有直接迭代關系 。
不過，如果僅是價格上漲，下游廠商們可能也不會打退堂鼓 ， 真正的問題在于，摩爾定律在這一代芯片上已經開始放緩，甚至出現了失效的跡象 。性能沒有翻倍 ， 成本卻指數級遞增 。
所謂摩爾定律，即“每隔18個月，同樣面積內晶體管數量翻倍 ， 但是價格不變”，這條定律雖然是戈登·摩爾的經驗之談，但在過去50余年的時間里已在半導體行業中得到廣泛驗證 。
這條定律可以反映出兩個結論 ， 首先是每隔18個月，單位面積內晶體數量翻倍，這意味著性能也翻倍了 。其次價格不變，等同于同樣價格買到晶體管數量也翻倍了，這意味著單個晶體管成本降低了一半 。
而目前3nm制程的芯片既沒有讓性能實現翻倍，也沒有讓單個晶體管的成本下降 。
根據行業媒體Semianalysis的測算，相較于臺積電5nm制程工藝 ， 目前3nm測試芯片在晶體管密度上提高56%，成本增加了約40% 。換算下來，3nm制程工藝芯片的單個晶體管的成本降低約11%，“這幾乎是 50 多年來主要工藝技術的最弱擴展” 。
這對于芯片設計公司是無論如何都無法接受的，盡管先進制程的利潤豐厚，但投入和風險也更大 。尤其是在消費電子市場疲軟的大背景下，芯片廠商大概率不會冒險增加成本去推動芯片制程的升級，未來行業內“擠牙膏”式的產品迭代或將成為常態 。
Chiplet會是未來嗎？
在半個月前的年度 IEEE 國際電子器件會議 (IEDM)上，臺積電展示了有關3nm 工藝節點的許多細節 。
臺積電在IEDM上發表的論文上稱，采用N3和N5工藝的SRAM位單元大小為0.0199μm2和0.021μm2，僅縮小了約5%，而N3E工藝更糟糕，基本維持在0.021μm2，這意味著相比N5工藝幾乎沒有縮減 。
這說明臺積電目前遇到的嚴峻問題是，SRAM位單元的體積根本無法再繼續縮減了 。
也就是說，在同樣晶體管數量下，隨著邏輯晶體管單位的縮小 ， 實際上SRAM單元要占用更多的面積，這也很好地解釋了3nm工藝性能提升不不明顯的原因 。
當然，這個問題并不是沒有方案，比如可以使用Chiplet設計 。
Chiplet又稱“小芯片”或“芯粒”技術，將原本需要一顆大芯片完成的功能，切分到一個個面積比較小的芯粒上，然后將這些具有特定功能的芯粒，通過某種互連技術連接起來，再封裝成為一個系統芯片 。最初，Chiple是AMD、英特爾、賽靈思等芯片巨頭廠商，為了解決服務器領域大算力芯片光照掩膜尺寸瓶頸的問題，選擇的一項技術 。
最早提出這個概念的，是曾經Marvell的CEO周秀文 ， 當時的Marvell有很多客戶，其中有很多共同的技術，周秀文想到，與其在每個芯片上放一個模塊 ， 不如把共用的IP變成一個個的小芯片，哪個客戶需要，就拿過來拼在一起 。這樣就很好解決了IP重復使用的問題 。彼時，這個概念叫做MoChi 。
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